敏感模拟信号（如高精度ADC/DAC）在混合信号PCB中的屏蔽与防干扰布线

在混合信号PCB设计中，高精度ADC（如24位Σ-Δ型）与DAC（如18位R-2R或电流舵结构）的模拟前端对噪声极其敏感，其有效位数（ENOB）往往受限于PCB级干扰而非器件本征性能。实测表明，当模拟输入路径邻近100 MHz以上数字时钟走线且未做隔离时，SNR可能劣化达12 dB以上，直接导致1.5位以上分辨率损失。此类问题无法通过后期校准完全补偿，必须在布局布线阶段实施系统性电磁兼容（EMC）控制。

严格区分模拟地（AGND）与数字地（DGND）是抑制数字开关噪声耦合至模拟域的基础。实践中需采用单点连接（star grounding）而非多点连接：所有AGND覆铜区域通过一条宽度≥2 mm的低阻抗铜带，在ADC/DAC的PGND引脚附近汇入系统参考地平面。该连接点必须避开高速数字电源去耦电容的回流路径，否则将引入共模噪声。某医疗EEG采集板案例显示，当AGND-DGND连接点距离FPGA电源滤波电容仅5 mm时，50 Hz工频谐波在ADC输出中抬升了8.3 mVpp；改用独立接地铜条并在LDO输出端单点汇接后，该干扰降至0.4 mVpp以下。值得注意的是，分割地平面不应跨越高速信号换层过孔区域——若数字信号需穿越AGND区下方，应在过孔周围掏空AGND铜皮形成隔离环（keep-out ring），直径至少为信号上升沿对应波长的1/10（例如1 ns上升沿对应300 MHz，λ/10≈10 cm，实际取2 cm即可）。

模拟信号走线须按受控阻抗微带线设计，典型特性阻抗为50 Ω（单端）或100 Ω（差分）。以4层板为例，推荐叠层顺序为Signal-Plane-Plane-Signal，其中第二层为完整AGND平面，第三层为完整DGND/Power混合平面。模拟走线应布设在顶层（L1），其正下方紧邻AGND平面（L2），确保返回电流路径最短。对于关键模拟输入线（如ADC基准电压REFIN、差分模拟输入AIN±），需实施双侧接地屏蔽：在走线两侧各布置一排间距≤2×线宽的接地过孔（via fence），过孔直径0.3 mm，孔距0.8 mm，并与L2 AGND平面可靠连接。测试数据表明，该结构可使30–500 MHz频段内串扰衰减提升22 dB。特别强调：禁止在模拟走线正上方或正下方布设数字信号线或电源线——即使间距达5 mm，高频谐波仍可通过边缘场耦合，建议最小垂直间距≥10倍介质厚度（如FR-4板厚1.6 mm时取16 mm）。

ADC/DAC的模拟电源引脚（AVDD）与数字电源引脚（DVDD）必须采用独立去耦链路。典型配置为三级并联：10 μF钽电容（低频储能）+ 100 nF X7R陶瓷电容（中频滤波）+ 10 nF COG陶瓷电容（高频旁路）。三者应呈“星形”布局，即所有电容焊盘通过最短路径（长度＜2 mm）连接至对应电源引脚，且COG电容必须位于离IC引脚最近位置。某工业PLC模块曾因将100 nF电容置于10 nF电容外侧，导致100–300 MHz频段出现150 mVpp振铃，致使16位DAC输出DNL超差。更关键的是，AVDD与DGND之间需跨接100 pF高压陶瓷电容（耐压≥2×AVDD），用于提供高频噪声的低阻抗泄放路径，此电容必须紧贴IC封装体焊接，引线总长＜1.5 mm。

采样时钟（MCLK）的相位噪声直接影响ADC信噪比。实测证实，时钟抖动每增加1 ps RMS，16位ADC的理论SNR上限降低约0.6 dB。因此，时钟走线必须作为射频传输线处理：采用50 Ω微带线，全程包地（ground pour on both sides with via fence），且禁止换层。若必须换层，须在换层过孔旁就近放置0.1 μF去耦电容，并确保新参考平面与原AGND等电位（通过多个过孔实现低感连接）。此外，时钟驱动器（如晶体振荡器）应远离ADC模拟输入区域，直线距离≥30 mm，并在其输出端串联22–33 Ω源端串联电阻以抑制反射。某数据采集卡项目中，移除时钟线旁的未接地散热焊盘后，1 kHz偏移处相位噪声改善了8 dBc/Hz。

对于极高灵敏度应用（如24位称重传感器接口），建议在ADC及前端运放区域加装导电屏蔽罩。屏蔽罩底边需通过连续导电胶或簧片与AGND平面实现360°低阻抗连接，接触电阻＜10 mΩ。严禁使用单个螺丝固定——这会形成λ/4天线效应。实测表明，正确安装的镍银合金屏蔽罩可使30–1000 MHz辐射发射降低40 dBμV/m。同时，所有进入屏蔽区的模拟信号线必须穿过π型滤波器（例如100 Ω电阻+100 pF电容+100 Ω电阻），滤波电容接地端直接连接屏蔽罩内侧AGND焊盘，避免噪声通过滤波器接地路径泄露。最后提醒：屏蔽罩高度应≥信号线到参考平面距离的3倍，否则边缘衍射效应将削弱屏蔽效能。

综上所述，混合信号PCB中敏感模拟通路的设计本质是电磁能量的时空管理：通过地平面拓扑控制共模电流路径，利用参考平面约束差模信号回流，借助屏蔽结构抑制辐射耦合，最终使噪声功率密度在目标频段低于ADC量化噪声基底（例如24位ADC在20 kHz带宽下约为-144 dBm）。所有布线决策均需基于信号完整性（SI）与电源完整性（PI）联合仿真验证，单纯依赖经验规则已难以满足现代高精度转换器的严苛要求。