预加重（Pre-emphasis）与均衡（Equalization）技术在高速SerDes PCB链路中的协同设计

在10 Gbps及以上速率的SerDes（Serializer/Deserializer）系统中，PCB互连链路已成为信号完整性（SI）性能的关键瓶颈。典型背板或夹层连接器—PCB走线—封装焊盘—芯片管脚构成的端到端通道，在高频下表现出显著的频率相关损耗（Frequency-Dependent Loss），其本质源于导体趋肤效应与介质损耗角正切（tanδ）的双重作用。以FR-4基材为例，在25 GHz频点处插入损耗（Insertion Loss, IL）可达35–40 dB/m，远超PCIe 5.0（32 GT/s）或CEI-56G-LR规范允许的链路总预算（通常为25–30 dB）。此时，仅靠优化阻抗控制与叠层设计已无法满足眼图张开度要求，必须引入主动信号调理技术——预加重与均衡的协同设计成为工程实现的必然选择。

预加重是一种在发送端对信号高频分量进行有选择性增强的时域处理方法，其核心是通过调整各比特周期内电压摆幅的权重，人为提升跳变沿的能量。典型实现采用2-tap FIR滤波器结构：输出电压V_out[n] = a?·D[n] + a?·(D[n] − D[n−1])，其中a?为直流增益系数，a?为预加重系数（通常为正，代表对跳变沿的加权）。当a?/a?比值增大时，信号上升/下降沿陡度增加，但同时会引入码间干扰（ISI）过冲与振铃。例如，在112 Gbps PAM4系统中，若将预加重设置为+6 dB（即a?/a? ≈ 2），实测眼图顶部和底部的噪声裕量可能分别降低1.8 dB与2.2 dB，需严格约束系数上限。值得注意的是，预加重并非无损补偿——它放大了信道中的高频噪声，并加剧了电源轨道扰动对输出抖动（TIE）的影响，因此必须与电源完整性（PI）设计联合仿真验证。

接收端均衡承担链路末端的失真校正任务，主流方案采用两级架构：连续时间线性均衡器（CTLE）与判决反馈均衡器（DFE）。CTLE本质是可编程带通放大器，通过调节峰值频率（f_peak）与增益（G_peak）补偿信道低频衰减与高频滚降，其传递函数H_CTLE(s) = G?·(1 + s/ω?)/(1 + s/ω?)，其中ω? < ω?实现高频提升。某高端FPGA SerDes IP支持16级CTLE配置，在28 Gbps NRZ模式下，最优设置常为f_peak = 14 GHz、G_peak = 18 dB，可将-3 dB带宽从信道固有的9.2 GHz扩展至15.7 GHz。DFE则针对CTLE无法消除的长尾ISI，利用前一判决符号的反馈支路动态修正当前采样值，其抽头数（如3-tap或5-tap）直接决定可校正的符号间隔数量。但DFE存在误码传播风险——单个判决错误将污染后续多个采样点，故实际部署中常配合前向纠错（FEC）使用。

预加重与均衡的协同绝非参数简单叠加，而涉及信噪比（SNR）的跨链路再分配。预加重提升高频分量的同时，同步放大介质损耗引入的宽带热噪声与串扰噪声；CTLE在提升高频增益时亦会放大前端放大器的输入参考噪声。实验数据表明：当预加重从+3 dB增至+9 dB时，接收端等效输入噪声功率谱密度（PSD）上升约4.7 dB，导致SNR净损失2.1 dB。更关键的是抖动成分的转移——信道带宽限制将确定性抖动（DJ）中的数据相关抖动（DDJ）转化为随机抖动（RJ）的组成部分，而DFE的反馈环路会将部分RJ转换为周期性抖动（PJ）。某56 Gbps SerDes实测显示，启用全功能DFE后，总抖动（TJ）虽降低18%，但PJ分量却增加0.15 UI，这直接制约了时钟恢复电路（CDR）的锁定稳定性。因此，协同设计必须以端到端BER目标（如10?¹²）为唯一收敛准则，通过IBIS-AMI模型在通道仿真平台（如Keysight ADS或Cadence Sigrity）中迭代优化参数组合。

即使算法参数最优，PCB物理实现仍构成硬性边界。差分走线的不连续性（如过孔stub、参考平面挖空、连接器焊盘不对称）会引发额外反射，使预加重产生的过冲与CTLE的增益峰值在特定频点共振，形成“伪眼”现象——眼图看似张开，但BER实测骤升。某OCP加速卡案例中，因CPU接口处8层板第3层参考平面被大面积挖空以避让散热孔，导致28 Gbps通道在14 GHz处出现6 dB回波损耗尖峰，启用+6 dB预加重后眼高反而下降12%。解决路径在于：① 严格控制过孔stub长度≤50 mil（对应≤3 GHz谐振频率）；② 采用背钻工艺将stub残桩控制在<10 mil；③ 在高速区域禁用非对称焊盘设计，确保差分阻抗偏差<±2 Ω。此外，板材选型直接影响均衡负担——Megtron-6（tanδ=0.0013@10 GHz）相比FR-4（tanδ=0.020）可降低16 GHz插损达9.4 dB，使CTLE所需增益减少约50%，显著改善噪声系数（NF）。

协同设计有效性必须通过多维度验证闭环确认。首先提取全链路S参数（含封装、连接器与PCB），在时域仿真中注入PRBS31码型，观察初始眼图闭合度；其次加载IBIS-AMI模型运行统计眼图（Statistical Eye）分析，该方法基于脉冲响应卷积与蒙特卡洛采样，可在分钟级内获得10?¹? BER水平下的眼高/眼宽分布；最后必须进行硬件回环测试（Loopback Test），使用BERTScope测量实际误码率拐点。某400G ZR光模块PCB设计中，仿真预测+9 dB预加重+12 dB CTLE可实现10?¹² BER，但实测在10?¹³ BER处出现误码平台，经排查发现是PCB上DC-DC转换器开关噪声耦合至SerDes供电网络所致——该问题仅在真实硬件中暴露，凸显电源噪声抑制与信号调理必须同步设计。最终通过增加LC滤波器与重新布局电源层，协同方案才达成预期性能。